本文主要介绍了 SystemVerilog 中表达式的位宽和类型是如何确定和参与运算的，与 C 语言不同，Verilog 中的表达式在运算中必须考虑位宽与类型，同时还存在中间结果，其中又包含各种扩位和类型转换规则，深入的学习 Verilog 语言有必要了解这些以规避语法陷阱。本文主要针对 SystemVerilog，但对于 Verilog HDL，大部分规则也同样适用。

本文摘录自 Altera 官方的在线课程，该课程的视频版本可以在哔哩哔哩上观看。虽然该课程已经被翻译为了中文，但是翻译质量不高，因此本文在原稿的基础上进行了部分修改。

该课程主要介绍了 Quartus II 软件支持的 SystemVerilog 结构，包括：数组简化操作符、同等和不同等通配符、模块头封装导入、接口增强部分、类型转换、固定类型。

在描述行向量时，常采用只有单行元素的矩阵环境，例如matrix、bmatrix、pmatrix等矩阵环境来实现，当只有单行时，矩阵内元素的基线和矩阵外公式的基线并没有对齐，在大行距的情况下表现尤其明显。

最近需要使用实数集数学符号 R 时，注意到在 LaTeX 中的显示方式有些奇怪，如下图所示，符号本应该是右边的空心字，但是却显示成为了左侧字体，经过查阅资料，该问题是由于 unicode-math 宏包加载的字体为 lmroman10-regular，该字体中的黑板体 R 确实为左侧字符，在没有使用 unicode-math 宏包的情况下，该字体由 amssymb 宏包提供，对应的字体文件为 msbm10，由于 Latin Modern 的字体样式与内置的数学字体符号不同导致了显示效果的差异。

在 TeXstudio 中有一个 BUG，当一行里面存在中文括号的时候会使得光标和选中的文字变得不正常，这个问题已经有人提出，但是并没有解决方案。经过查证，该问题是 TeXstudio 编辑器默认的 QCE 渲染模式导致的，修改渲染方式可以解决该问题。