本文主要介绍了 SystemVerilog 中表达式的位宽和类型是如何确定和参与运算的，与 C 语言不同，Verilog 中的表达式在运算中必须考虑位宽与类型，同时还存在中间结果，其中又包含各种扩位和类型转换规则，深入的学习 Verilog 语言有必要了解这些以规避语法陷阱。本文主要针对 SystemVerilog，但对于 Verilog HDL，大部分规则也同样适用。

本文摘录自 Altera 官方的在线课程，该课程的视频版本可以在哔哩哔哩上观看。虽然该课程已经被翻译为了中文，但是翻译质量不高，因此本文在原稿的基础上进行了部分修改。

该课程主要介绍了 Quartus II 软件支持的 SystemVerilog 结构，包括：数组简化操作符、同等和不同等通配符、模块头封装导入、接口增强部分、类型转换、固定类型。